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Enumerator
Defines
_
a
b
c
d
f
g
h
i
m
n
o
r
s
u
v
- d -
DBG_ANY :
dwc_otg_dbg.h
DBG_CIL :
dwc_otg_dbg.h
DBG_CILV :
dwc_otg_dbg.h
DBG_HCD :
dwc_otg_dbg.h
DBG_HCD_URB :
dwc_otg_dbg.h
DBG_HCDV :
dwc_otg_dbg.h
DBG_OFF :
dwc_otg_dbg.h
DBG_PCD :
dwc_otg_dbg.h
DBG_PCDV :
dwc_otg_dbg.h
DDMA_MAX_TRANSFER_SIZE :
dwc_otg_pcd.h
DEBUG_EP0 :
dwc_otg_pcd_intr.c
DESCNUM_THRESHOLD :
dwc_otg_hcd_ddma.c
disable_hc_int :
dwc_otg_cil.h
DMA_DESC_STS_PKTERR :
dwc_otg_regs.h
DUMP_MSG :
dwc_otg_cfi.h
DWC_DCFG_FRAME_INTERVAL_80 :
dwc_otg_regs.h
DWC_DCFG_FRAME_INTERVAL_85 :
dwc_otg_regs.h
DWC_DCFG_FRAME_INTERVAL_90 :
dwc_otg_regs.h
DWC_DCFG_FRAME_INTERVAL_95 :
dwc_otg_regs.h
DWC_DCFG_SEND_STALL :
dwc_otg_regs.h
DWC_DEBUGP :
dwc_otg_dbg.h
DWC_DEBUGPL :
dwc_otg_dbg.h
DWC_DEP0CTL_MPS_16 :
dwc_otg_regs.h
DWC_DEP0CTL_MPS_32 :
dwc_otg_regs.h
DWC_DEP0CTL_MPS_64 :
dwc_otg_regs.h
DWC_DEP0CTL_MPS_8 :
dwc_otg_regs.h
DWC_DEV_GLOBAL_REG_OFFSET :
dwc_otg_regs.h
DWC_DEV_IN_EP_REG_OFFSET :
dwc_otg_regs.h
DWC_DEV_OUT_EP_REG_OFFSET :
dwc_otg_regs.h
DWC_DMAENABLE :
dwc_otg_regs.h
DWC_DRIVER_DESC :
dwc_otg_driver.c
DWC_DRIVER_VERSION :
dwc_otg_driver.c
DWC_DSTS_ENUMSPD_FS_PHY_30MHZ_OR_60MHZ :
dwc_otg_regs.h
DWC_DSTS_ENUMSPD_FS_PHY_48MHZ :
dwc_otg_regs.h
DWC_DSTS_ENUMSPD_HS_PHY_30MHZ_OR_60MHZ :
dwc_otg_regs.h
DWC_DSTS_ENUMSPD_LS_PHY_6MHZ :
dwc_otg_regs.h
DWC_DSTS_GOUT_NAK :
dwc_otg_regs.h
DWC_DSTS_SETUP_COMP :
dwc_otg_regs.h
DWC_DSTS_SETUP_UPDT :
dwc_otg_regs.h
dwc_ep_addr_to_endpoint :
dwc_otg_hcd_linux.c
DWC_EP_REG_OFFSET :
dwc_otg_regs.h
DWC_EXT_DMA_ARCH :
dwc_otg_regs.h
DWC_GAHBCFG_DMAENABLE :
dwc_otg_regs.h
DWC_GAHBCFG_GLBINT_ENABLE :
dwc_otg_regs.h
DWC_GAHBCFG_INT_DMA_BURST_INCR :
dwc_otg_regs.h
DWC_GAHBCFG_INT_DMA_BURST_INCR16 :
dwc_otg_regs.h
DWC_GAHBCFG_INT_DMA_BURST_INCR4 :
dwc_otg_regs.h
DWC_GAHBCFG_INT_DMA_BURST_INCR8 :
dwc_otg_regs.h
DWC_GAHBCFG_INT_DMA_BURST_SINGLE :
dwc_otg_regs.h
DWC_GAHBCFG_TXFEMPTYLVL_EMPTY :
dwc_otg_regs.h
DWC_GAHBCFG_TXFEMPTYLVL_HALFEMPTY :
dwc_otg_regs.h
DWC_GLBINTRMASK :
dwc_otg_regs.h
DWC_GRXSTS_PKTSTS_CH_HALTED :
dwc_otg_regs.h
DWC_GRXSTS_PKTSTS_DATA_TOGGLE_ERR :
dwc_otg_regs.h
DWC_GRXSTS_PKTSTS_IN :
dwc_otg_regs.h
DWC_GRXSTS_PKTSTS_IN_XFER_COMP :
dwc_otg_regs.h
dwc_hb_mult :
dwc_otg_hcd.h
DWC_HCFG_30_60_MHZ :
dwc_otg_regs.h
DWC_HCFG_48_MHZ :
dwc_otg_regs.h
DWC_HCFG_6_MHZ :
dwc_otg_regs.h
DWC_HCSPLIT_XACTPOS_ALL :
dwc_otg_regs.h
DWC_HCSPLIT_XACTPOS_BEGIN :
dwc_otg_regs.h
DWC_HCSPLIT_XACTPOS_END :
dwc_otg_regs.h
DWC_HCSPLIT_XACTPOS_MID :
dwc_otg_regs.h
DWC_HCTSIZ_DATA0 :
dwc_otg_regs.h
DWC_HCTSIZ_DATA1 :
dwc_otg_regs.h
DWC_HCTSIZ_DATA2 :
dwc_otg_regs.h
DWC_HCTSIZ_MDATA :
dwc_otg_regs.h
DWC_HCTSIZ_SETUP :
dwc_otg_regs.h
DWC_HFNUM_MAX_FRNUM :
dwc_otg_regs.h
DWC_HOST_LS_LOW_POWER_PHY_CLK_PARAM_48MHZ :
dwc_otg_core_if.h
DWC_HOST_LS_LOW_POWER_PHY_CLK_PARAM_6MHZ :
dwc_otg_core_if.h
DWC_HOST_MODE :
dwc_otg_regs.h
DWC_HPRT0_PRTSPD_FULL_SPEED :
dwc_otg_regs.h
DWC_HPRT0_PRTSPD_HIGH_SPEED :
dwc_otg_regs.h
DWC_HPRT0_PRTSPD_LOW_SPEED :
dwc_otg_regs.h
DWC_HWCFG2_HS_PHY_TYPE_NOT_SUPPORTED :
dwc_otg_regs.h
DWC_HWCFG2_HS_PHY_TYPE_ULPI :
dwc_otg_regs.h
DWC_HWCFG2_HS_PHY_TYPE_UTMI :
dwc_otg_regs.h
DWC_HWCFG2_HS_PHY_TYPE_UTMI_ULPI :
dwc_otg_regs.h
DWC_HWCFG2_OP_MODE_HNP_SRP_CAPABLE_OTG :
dwc_otg_regs.h
DWC_HWCFG2_OP_MODE_NO_HNP_SRP_CAPABLE_OTG :
dwc_otg_regs.h
DWC_HWCFG2_OP_MODE_NO_SRP_CAPABLE_DEVICE :
dwc_otg_regs.h
DWC_HWCFG2_OP_MODE_NO_SRP_CAPABLE_HOST :
dwc_otg_regs.h
DWC_HWCFG2_OP_MODE_SRP_CAPABLE_DEVICE :
dwc_otg_regs.h
DWC_HWCFG2_OP_MODE_SRP_CAPABLE_HOST :
dwc_otg_regs.h
DWC_HWCFG2_OP_MODE_SRP_ONLY_CAPABLE_OTG :
dwc_otg_regs.h
DWC_INT_DMA_ARCH :
dwc_otg_regs.h
dwc_list_to_qh :
dwc_otg_hcd.h
dwc_list_to_qtd :
dwc_otg_hcd.h
dwc_max_packet :
dwc_otg_hcd.h
DWC_MODE_HNP_SRP_CAPABLE :
dwc_otg_regs.h
DWC_MODE_NO_HNP_SRP_CAPABLE :
dwc_otg_regs.h
DWC_MODE_NO_SRP_CAPABLE_DEVICE :
dwc_otg_regs.h
DWC_MODE_NO_SRP_CAPABLE_HOST :
dwc_otg_regs.h
DWC_MODE_SRP_CAPABLE_DEVICE :
dwc_otg_regs.h
DWC_MODE_SRP_CAPABLE_HOST :
dwc_otg_regs.h
DWC_MODE_SRP_ONLY_CAPABLE :
dwc_otg_regs.h
DWC_NPTXEMPTYLVL_EMPTY :
dwc_otg_regs.h
DWC_NPTXEMPTYLVL_HALFEMPTY :
dwc_otg_regs.h
DWC_OTG_CAP_PARAM_HNP_SRP_CAPABLE :
dwc_otg_core_if.h
DWC_OTG_CAP_PARAM_NO_HNP_SRP_CAPABLE :
dwc_otg_core_if.h
DWC_OTG_CAP_PARAM_SRP_ONLY_CAPABLE :
dwc_otg_core_if.h
DWC_OTG_CHAN_REGS_OFFSET :
dwc_otg_regs.h
DWC_OTG_DATA_FIFO_OFFSET :
dwc_otg_cil.h
DWC_OTG_DATA_FIFO_SIZE :
dwc_otg_cil.h
DWC_OTG_DEVICE_ATTR_BITFIELD_RO :
dwc_otg_attr.c
DWC_OTG_DEVICE_ATTR_BITFIELD_RW :
dwc_otg_attr.c
DWC_OTG_DEVICE_ATTR_REG32_RO :
dwc_otg_attr.c
DWC_OTG_DEVICE_ATTR_REG32_RW :
dwc_otg_attr.c
DWC_OTG_EP_SPEED_FULL :
dwc_otg_cil.h
DWC_OTG_EP_SPEED_HIGH :
dwc_otg_cil.h
DWC_OTG_EP_SPEED_LOW :
dwc_otg_cil.h
DWC_OTG_EP_TYPE_BULK :
dwc_otg_cil.h
DWC_OTG_EP_TYPE_CONTROL :
dwc_otg_cil.h
DWC_OTG_EP_TYPE_INTR :
dwc_otg_cil.h
DWC_OTG_EP_TYPE_ISOC :
dwc_otg_cil.h
DWC_OTG_HC_PID_DATA0 :
dwc_otg_cil.h
DWC_OTG_HC_PID_DATA1 :
dwc_otg_cil.h
DWC_OTG_HC_PID_DATA2 :
dwc_otg_cil.h
DWC_OTG_HC_PID_MDATA :
dwc_otg_cil.h
DWC_OTG_HC_PID_SETUP :
dwc_otg_cil.h
DWC_OTG_HCD_STATUS_BUF_SIZE :
dwc_otg_hcd.h
DWC_OTG_HOST_CHAN_REGS_OFFSET :
dwc_otg_regs.h
DWC_OTG_HOST_GLOBAL_REG_OFFSET :
dwc_otg_regs.h
DWC_OTG_HOST_PORT_REGS_OFFSET :
dwc_otg_regs.h
DWC_OTG_PARAM_TEST :
dwc_otg_cil.c
DWC_OTG_PCGCCTL_OFFSET :
dwc_otg_cil.h
dwc_param_ahb_thr_ratio_default :
dwc_otg_core_if.h
dwc_param_data_fifo_size_default :
dwc_otg_core_if.h
dwc_param_dev_endpoints_default :
dwc_otg_core_if.h
dwc_param_dev_nperio_tx_fifo_size_default :
dwc_otg_core_if.h
dwc_param_dev_perio_tx_fifo_size_default :
dwc_otg_core_if.h
dwc_param_dev_rx_fifo_size_default :
dwc_otg_core_if.h
dwc_param_dev_tx_fifo_size_default :
dwc_otg_core_if.h
dwc_param_dma_burst_size_default :
dwc_otg_core_if.h
dwc_param_dma_desc_enable_default :
dwc_otg_core_if.h
dwc_param_dma_enable_default :
dwc_otg_core_if.h
dwc_param_en_multiple_tx_fifo_default :
dwc_otg_core_if.h
dwc_param_enable_dynamic_fifo_default :
dwc_otg_core_if.h
dwc_param_host_channels_default :
dwc_otg_core_if.h
dwc_param_host_ls_low_power_phy_clk_default :
dwc_otg_core_if.h
dwc_param_host_nperio_tx_fifo_size_default :
dwc_otg_core_if.h
dwc_param_host_perio_tx_fifo_size_default :
dwc_otg_core_if.h
dwc_param_host_rx_fifo_size_default :
dwc_otg_core_if.h
dwc_param_host_support_fs_ls_low_power_default :
dwc_otg_core_if.h
dwc_param_i2c_enable_default :
dwc_otg_core_if.h
dwc_param_ic_usb_cap_default :
dwc_otg_core_if.h
dwc_param_lpm_enable_default :
dwc_otg_core_if.h
dwc_param_max_packet_count_default :
dwc_otg_core_if.h
dwc_param_max_transfer_size_default :
dwc_otg_core_if.h
dwc_param_mpi_enable_default :
dwc_otg_core_if.h
dwc_param_opt_default :
dwc_otg_core_if.h
dwc_param_otg_cap_default :
dwc_otg_core_if.h
dwc_param_phy_type_default :
dwc_otg_core_if.h
dwc_param_phy_ulpi_ddr_default :
dwc_otg_core_if.h
dwc_param_phy_ulpi_ext_vbus_default :
dwc_otg_core_if.h
dwc_param_phy_utmi_width_default :
dwc_otg_core_if.h
dwc_param_pti_enable_default :
dwc_otg_core_if.h
dwc_param_rx_thr_length_default :
dwc_otg_core_if.h
dwc_param_speed_default :
dwc_otg_core_if.h
dwc_param_thr_ctl_default :
dwc_otg_core_if.h
dwc_param_ts_dline_default :
dwc_otg_core_if.h
dwc_param_tx_thr_length_default :
dwc_otg_core_if.h
dwc_param_ulpi_fs_ls_default :
dwc_otg_core_if.h
DWC_PHY_TYPE_PARAM_FS :
dwc_otg_core_if.h
DWC_PHY_TYPE_PARAM_ULPI :
dwc_otg_core_if.h
DWC_PHY_TYPE_PARAM_UTMI :
dwc_otg_core_if.h
DWC_PHY_ULPI_EXTERNAL_VBUS :
dwc_otg_core_if.h
DWC_PHY_ULPI_INTERNAL_VBUS :
dwc_otg_core_if.h
DWC_PTXEMPTYLVL_EMPTY :
dwc_otg_regs.h
DWC_PTXEMPTYLVL_HALFEMPTY :
dwc_otg_regs.h
dwc_qh_is_non_per :
dwc_otg_hcd.h
dwc_sample_frrem :
dwc_otg_hcd.h
DWC_SLAVE_ONLY_ARCH :
dwc_otg_regs.h
DWC_SOF_INTR_MASK :
dwc_otg_regs.h
DWC_SPEED_PARAM_FULL :
dwc_otg_core_if.h
DWC_SPEED_PARAM_HIGH :
dwc_otg_core_if.h
DWC_STS_DATA_UPDT :
dwc_otg_regs.h
DWC_STS_XFER_COMP :
dwc_otg_regs.h
Generated on Tue May 5 02:22:49 2009 for DesignWare USB 2.0 OTG Controller (DWC_otg) Device Driver by
1.4.7